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    • 专利摘要:
    DieErfindung betrifft einen integrierten Halbleiterspeicher mit einemZellenfeld aus einer Vielzahl von in Zeilen und Spalten angeordnetenSpeicherzellen. In jeder Speicherzelle ist ein organischer Auswahltransistor(T), nämlichein Feldeffektransistor, mit einer organischen Halbleiterschicht(os) in einer Stapelanordnung übereinem organischen Speicherelement (S), das heißt einer zwischen zwei Elektrodenangeordneten organischen Schicht (as), mit wahlweise kapazitivemoder resistivem elektrischem Speicherverhalten auf einem beliebigen,vorzugsweise nicht aus Silizium bestehenden, Substrat integriert.
    公开号:DE102004025675A1
    申请号:DE200410025675
    申请日:2004-05-26
    公开日:2005-12-22
    发明作者:Christine Dr. Dehm；Marcus Dr. Halik；Hagen Dr. Klauk；Günter Dr. Schmid；Ute Zschieschang
    申请人:Infineon Technologies AG；
    IPC主号:G11C13-02
    专利说明:
    [0001] DieErfindung betrifft einen integrierten Halbleiterspeicher mit einemZellenfeld aus einer Vielzahl von in Zeilen und Spalten auf einemSubstrat angeordneten Speicherzellen, die jeweils ein Speicherelementmit zwei Elektroden und einen zugehörigen Auswahltransistor aufweisen.
    [0002] DerMarkt fürHalbleiterspeicher wird gegenwärtigdurch eine relativ überschaubareAnzahl an Produkten bedient: 1. Arbeitsspeichermit extrem kurzen Zugriffszeiten, wie sie heute in enormem Umfangin Computern zur Anwendung kommen, werden fast ausschließlich aufder Grundlage flüchtigerSpeicherarchitekturen ("volatilememory"), insbesonderein der DRAM-Technologie ("dynamicrandom access memory")gefertigt. Die DRAM-Technologie beruht auf der Speicherung elektronischerLadungen in einem kapazitiven Speicherelement, also in einem Kondensator.Jede Speicherzelle repräsentierteine Speichereinheit ("bit") und wird durch einenKondensator und einen Auswahltransistor (einen Feldeffekttransistor,FET) gebildet. Aufgabe des Auswahltransistors ist die elektrischeIsolation der einzelnen Speicherzellen voneinander und von der Peripheriedes Zellenfeldes; durch Schalten des jeweiligen Auswahltransistorskann auf jede beliebige Zelle gezielt und einzeln zugegriffen werden("random access"). Die DRAM-Architektur zeichnetsich durch extrem geringen Platzbedarf (weniger als ein Quadratmikrometer proSpeicherzelle) und extrem geringe Fertigungskosten (weniger als10–8 Europro Speicherzelle) aus. Entscheidender Nachteil des DRAM-Konzeptsist die Flüchtigkeitder gespeicherten Information, da die im Kondensator gespeicherteLadung so klein ist (weniger als 500.000 Elektronen), dass sie beiAbschalten der Versorgungsspannung nach kurzer Zeit (innerhalb wenigerMillisekunden) aufgrund von Leckströmen innerhalb des Zellenfeldesverloren geht. 2. NichtflüchtigeSpeicher ("nonvolatilememory"), die diegespeicherte Information auch nach Abschalten der Versorgungsspannung über lange Zeiträume (mehrereJahre) nicht verlieren, sind fürein breites Spektrum von Anwendungen (Digitalkameras, Mobiltelefone,mobile Navigationsinstrumente, Computerspiele, usw.) von Interesse undkönntenauch den Umgang mit Computern revolutionieren, da ein Hochfahrendes Computers nach dem Einschalten unnötig würde ("instant-on computer"). Zu den bereits existierenden nichtflüchtigenSpeichertechnologien gehörendie so genannten Flash-Speicher, bei denen die Information in Formelektronischer Ladungen im Gate-Dielektrikum eines Silizium-Feldeffekttransistorsgespeichert und als Änderungder Schwellspannung des Transistors detektiert wird. Da die elektronischeLadung im Gate-Dielektrikum des Transistors "gefangen" ist, geht sie auch bei Abschalten derVersorgungsspannung nicht verloren. Ein wesentlicher Nachteil derFlash-Technologie sind die relativ hohen Schreib- und Lösch-Spannungen,die sich aus der Notwendigkeit ergeben, die zu speichernde elektronische Ladungsicher und reproduzierbar in das Gate-Dielektrikum zu injizierenbzw. von dort wieder abzuziehen. Weitere Nachteile sind die im Vergleich zumDRAM deutlich längerenZugriffszeiten sowie die aufgrund der hohen Belastung des Gate-Dielektrikumsbeim Schreiben und LöschenbeschränkteZuverlässigkeit. 3. Aufgrund der oben genannten Nachteile von Flashspeichernwerden seit mehreren Jahren neue Technologien für nichtflüchtige Halbleiterspeicher aufder Grundlage diverser physikalischer Konzepte entwickelt. Dazugehörendie ferroelektrischen und die magnetoresistiven Speicher, bei denendie gespeicherte Information als Änderung der elektrischen Polarisation(aufgrund der Verschiebung des Zentralatoms in einem Perovskit-Kristall)bzw. als Änderungeines elektrischen Widerstands in einer Anordnung ferromagnetischerSchichten ausgelesen wird. Fürdie Integration ferroelektrischer Speicherelemente ist die Verwendungeines Auswahltransistors (ähnlich derDRAM-Speicherzelle) zwingend notwendig, um das sichere Auslesender gespeicherten Informationen zu gewährleisten. Magnetoresistive Speicherkönnenprinzipiell ohne Auswahltransistor integriert werden, da eine Isolationder einzelnen Speicherelemente nicht unbedingt notwendig ist. Dabeihat die Implementierung von Zellen ohne Auswahltransistor den wesentlichenVorteil eines deutlich geringeren Platzbedarfs, was zu einer deutlichhöherenIntegrationsdichte und einem niedrigeren Fertigungsaufwand pro Zelle führt. Allerdingswird das Auslesen der gespeicherten Information durch die Verwendungeines Auswahltransistors erheblich einfacher und sicherer, und esist abzusehen, dass den ersten magnetoresistiven Speicherproduktenein Aufbau mit Auswahltransistor zugrunde liegen wird.
    [0003] Dieoben genannten Speicherkonzepte werden ausschließlich auf Silizium-Plattformenproduziert bzw. entwickelt, das heißt, die Herstellung der Speicherelementeerfolgt ausschließlichauf Siliziumsubstraten ("Silizium-Wafern") und ausschließlich unterVerwendung von Transistoren auf der Basis von Silizium als Halbleiter.Alternativ dazu werden gegenwärtigsowohl Speicher-Konzepte als auch Transistor-Konzepte entwickelt, dieohne die Verwendung von Silizium-Wafern auskommen, und die prinzipiell dieHerstellung von Massenspeichern auf preiswerten Glassubstraten undsogar auf flexiblen Polymerfolien ermöglichen. Solche neuartigenMassenspeicher sind füreine Vielzahl von Anwendungen von Interesse, und zwar prinzipiellsowohl füralle Anwendungen, fürdie die ferroelektrischen und magnetoresistiven Speicher entwickeltwerden, als auch fürAnwendungen, bei denen sich die Verwendung von Siliziumsubstratennachteilig auf die Kosten oder auf die Einsatzmöglichkeiten auswirkt.
    [0004] Diebeiliegenden 1a – 1f zeigen sechs mögliche Schaltbildereiner wahlweise flüchtigen odernichtflüchtigenSpeicherzelle mit einem wahlweise kapazitiven, resistiven, oderauf einem anderen physikalischen Konzept beruhenden SpeicherelementS und einem Auswahltransistor T.
    [0005] Diesechs in den 1a – 1f dargestellten Schaltbilderunterscheiden sich in der Anordnung und Verschaltung jeweils desSpeicherelements S und des Auswahltransistors T mit einer Wortleitung WL,einer Bitleitung BL, einer Digitleitung DL und/oder einer FeldplatteFP. Es sei hier bemerkt, dass die in den 1a – 1f gezeigten Grundverschaltungeneines Speicherelements mit einem Auswahltransistor an sich im Standder Technik bekannt sind:
    [0006] 1a zeigt, dass der Drainanschlussdes Auswahltransistors T an der Bitleitung BL und das SpeicherelementS zwischen dem Sourceanschluss des Auswahltransistors T und einerFeldplatte FP liegt.
    [0007] Gemäß 1b liegt der Drainanschlussdes Auswahltransistors T an der Bitleitung BL und das Speicherelementzwischen dem Sourceanschluss des Auswahltransistors T und einerDigitleitung DL, die parallel zur Wortleitung WL geführt ist.
    [0008] Gemäß 1c liegt der Drainanschlussdes Auswahltransistors T an der Bitleitung BL und das SpeicherelementS zwischen dem Sourceanschluss des Auswahltransistor T und einerDigitleitung DL, die parallel zur Bitleitung BL verläuft.
    [0009] Gemäß 1d liegt der Sourceanschluss desAuswahltransistors T an einer Feldplatte FP und das SpeicherelementS zwischen dem Drainanschluss des Auswahltransistors T und der Bitleitung BL.
    [0010] 1e zeigt, dass der Sourceanschlussdes Auswahltransistors T an einer Digitleitung DL und das SpeicherelementS zwischen Drainanschluss des Auswahltransistors T und der BitleitungBL liegt, wobei die Digitleitung DL parallel zur Wortleitung WL verläuft.
    [0011] Gemäß 1f liegt der Sourceanschluss desAuswahltransistors T an einer Digitleitung und das SpeicherelementS zwischen dem Drainanschluss des Auswahltransistors T und der Bitleitung BL,wobei die Digitleitung DL parallel zur Bitleitung BL verläuft.
    [0012] DieAuswahl der Speicherzelle S erfolgt stets über die Wortleitung WL, diein jedem Fall mit der Gateelektrode des Auswahltransistors T verbundenist. Durch Anlegen eines geeigneten Potenzials an die WortleitungWL (z.B. ein negatives Potenzial, wenn es sich beim AuswahltransistorT um einen p-leitendenTransistor mit negativer Schwellspannung handelt) wird der AuswahltransistorT geöffnet(elektrisch leitend) und die im Speicherelement S gespeicherte Informationkann durch Anlegen geeigneter Potenziale an Bitleitung BL und DigitleitungDL bzw. Feldplatte FP überdie Bitleitung in einem Lesezyklus ausgelesen oder in einem Schreib-oder Löschzyklusverändertwerden.
    [0013] EineAusführungder Speicherzelle mit einer Digitleitung DL hat im Vergleich zueiner Ausführung miteiner Feldplatte FP den Vorteil, dass das Potenzial an dieser Leitunggezielt fürdie Zelle verändert werdenkann, auf die gerade zugegriffen wird. Eine Ausführung eines integrierten Halbleiterspeichersmit Feldplatte FP kann zu einem geringeren Platzbedarf des Zellenfeldesführen.
    [0014] Einwesentliches Kriterium bei der Realisierung der Speicherzellen istdie Bitleitungskapazität, dieim Interesse schneller Zugriffszeiten so klein wie möglich seinsollte. Je nachdem, ob die dem Auswahltransistor T zugehörige Kapazität größer oder kleinerals die dem Speicherelement S zugehörige Kapazität ist, weisenentweder die Ausführungengemäß den 1a – 1c (beidenen der Auswahltransistor T an der Bitleitung BL liegt) oder dieAusführungengemäß den 1d – 1f (beidenen das Speicherelement S zwischen Bitleitung BL und Drainanschlussdes Auswahltransistors T liegt) die geringere Bitleitungskapazität auf.
    [0015] 2a zeigt ein stark vereinfachtesSchaltbild eines Zellenfeldes eines integrierten Halbleiterspeichers,das gemäß 1b ausgeführt ist.Das heißt,dass bei den Speicherzellen die Drainanschlüsse der AuswahltransistorenT01 – T0m(einer Zeile 0) an den Bitleitungen BL0 – BLm und die SpeicherelementeS01 – S0m(der Zeile 0) jeweils zwischen dem Sourceanschluss des Auswahltransistors (T01 – T0m) undder Digitleitung DL0 liegen. Die Digitleitung DL0 verläuft parallelzur Wortleitung WL0 (zur Vereinfachung sind in 2a lediglich die Auswahltransistorenund die Speicherelemente einer 0-ten Zeile mit Bezugszeichen versehen). 2b zeigt ein stark vereinfachtesSchaltbild eines Zellenfeldes, das gemäß 1f ausgeführt ist. Bei dieser Ausführung liegendie Sourceanschlüsseder Auswahltransistoren T01 – T0man Digitleitungen DL0 – DLmund die Speicherelemente S01 – S0mliegen jeweils zwischen dem Drainanschluss des Auswahltransistorsund der zugehörigenBitleitung BL0 – BLm.Die Digitleitungen DL0 – DLmverlaufen parallel zu den Bitleitungen BL0 – BLm. Auch hier sind zur Vereinfachunglediglich die Auswahltransistoren und die Speicherelemente der 0-tenZeile mit Bezugszeichen versehen. Selbstverständlich geben die 2a – 2b lediglicheinen Ausschnitt eines aus m Spalten (Bitleitungen) und n Zeilen(Wortleitungen) bestehenden Zellenfeldes wieder. Die Zeilenrichtungist mit x und die Spaltenrichtung mit y bezeichnet.
    [0016] 3 zeigt ein stark vereinfachtesSchaltbild eines aus m Spalten und n Zeilen bestehenden Zellenfeldes,das mit gemeinsamen Bitleitungen ("shared bit lines") ausgeführt ist. Bei dieser Ausführung sinddie Speicherzellen der ersten, dritten, fünften usw. Spalte gegenüber denSpeicherzellen der nullten, zweiten, vierten Spalte (y-Richtung)jeweils um eine Zeile versetzt. Die Schaltungsanordnung der Speicherelementeund der Auswahltransistoren entspricht der Anordnung gemäß 2b, wobei die DigitleitungenDL0, DL1 durch Bitleitungen BL1, BL3 usw. ersetzt sind.
    [0017] Dieoben anhand der 1 beschriebenen, ausdem Stand der Technik an sich bekannten Schaltungsanordnungen vonflüchtigenoder nichtflüchtigenSpeicherzellen mit wahlweise kapazitiven, resistiven, oder auf einemanderen physikalischen Konzept beruhenden Speicherelementen undjeweils einem Auswahltransistor und die anhand der 2a, 2b und 3 beschriebenen Schaltbildervon unterschiedlich ausgeführtenZellen feldern, die ebenfalls im Stand der Technik bekannt sind,dienen als Grundlage füreine Architektur eines erfindungsgemäßen integrierten Halbleiterspeichers.
    [0018] Esist somit Aufgabe der Erfindung, ein Konzept für einen integrierten Halbleiterspeicheranzugeben, der ohne Siliziumsubstrat realisiert werden kann unddessen Speicherzellen wahlweise kapazitive, resistive, oder aufeinem anderen physikalischen Konzept beruhende Speicherelemente,insbesondere nichtflüchtigeSpeicherelemente auf der Basis eines organischen Materials sowieeinen auf der Grundlage einer organischen Halbleiterschicht realisierten Auswahltransistorenthalten.
    [0019] Dieobige Aufgabe wird gemäß einemwesentlichen Aspekt der Erfindung gelöst durch einen integriertenHalbleiterspeicher mit einem Zellenfeld aus einer Vielzahl von inZeilen und Spalten auf einem Substrat angeordneten Speicherzellen,die jeweils ein Speicherelement mit zwei Elektroden und einen zugehörigen Auswahltransistoraufweisen, wobei die Steuerelektroden der Auswahltransistoren der einzelnenZeilen durch in Zeilenrichtung laufende Wortleitungen und eine gesteuerteElektrode der Auswahltransistoren der einzelnen Spalten entweder miteiner in Spaltenrichtung laufenden Bitleitung, oder mit einer Digitleitungoder mit einer Feldplatte verbunden ist und eine Elektrode jedesSpeicherelements mit der anderen gesteuerten Elektrode des zugehörigen Auswahltransistorsund die andere Elektrode jedes Speicherelements entweder mit einerBitleitung, einer Digitleitung oder einer Feldplatte verbunden ist.Der integrierte Halbleiterspeicher zeichnet sich erfindungsgemäß dadurchaus, dass jede Speicherzelle ein organisches Speicherelement mit einerzwischen den zwei Elektroden angeordneten organischen aktiven Schichtund einen aus einem Feldeffekttransistor mit einer organischen Halblei terschichtbestehenden Auswahltransistor aufweist und jeder Auswahltransistorund das zugeordnete Speicherelement auf dem Substrat übereinandergestapelt sind.
    [0020] Beieinem erfindungsgemäßen integrierten Halbleiterspeicherbraucht das Substrat kein Siliziumsubstrat sein sondern kann ausGlas, einer Polymerfolie, einer mit einer Isolierschicht überzogenen Metallfolieoder auch aus Papier und anderen Substraten bestehen, die kein Siliziumenthalten.
    [0021] Sämtlichegemäß der Erfindungausgeführte Speicherzellenverwenden einen gestapelten Aufbau, das heißt, das Speicherelement undder Auswahltransistor sind übereinanderliegend auf dem Substrat realisiert. Im Vergleich mit einem planaren Aufbau,bei dem Speicherelement und Auswahltransistor nebeneinander liegen,hat der gestapelte Aufbau den Vorteil eines deutlich geringerenPlatzbedarfs.
    [0022] Beieinem bevorzugten Ausführungsbeispiel sinddie Auswahltransistoren in invers-koplanarer Anordnung integriert,bei der die organische Halbleiterschicht oberhalb der Gateelektrodeangeordnet ist und die Source- und Drainelektroden der Auswahltransistorenin direktem Kontakt mit dem Gatedielektrikum stehen.
    [0023] Prinzipielllassen sich mit einem erfindungsgemäßen integrierten Halbleiterspeicherssämtliche zuvoranhand der 1a – 1f, 2a, 2b und 3 beschriebenenSchaltungsvarianten integrierter Halbleiterspeicher realisieren.
    [0024] Dienachstehende Beschreibung beschreibt bezogen auf die Zeichnung bevorzugteAusführungsbeispieleeines erfindungsgemäßen integrierten Halbleiterspeichers.Die Zeichnungsfiguren zeigen im Einzelnen:
    [0025] 1a bis 1f dieeingangs bereits beschriebenen sechs Schaltungsanordnungen einer wahlweiseflüchtigenoder nichtflüchtigenSpeicherzelle mit einem wahlweise kapazitiven oder resistiven Speicherelementund einem Auswahltransistor;
    [0026] 2a und 2b starkvereinfachte Schaltbilder zweier Zellfelder bestehend aus m x n Speicherzellenjeweils ausgeführtgemäß den 1b bzw. 2f (eingangs bereits beschrieben);
    [0027] 3 einvereinfachtes Schaltbild eines Zellenfeldes, ausgeführt mitgemeinsamen Bitleitungen (eingangs bereits beschrieben);
    [0028] 4a – 4c schematischeQuerschnitte durch unterschiedlich ausgeführte erfindungsgemäße Speicherzellenjeweils gemäß 1a, 1b und 1c sowie 1e und 1f;
    [0029] 5 eineschematische Layoutansicht eines in drei Zeilen und drei Spaltenorganisierten Zellenfeldes mit neun erfindungsgemäßen Speicherzellen,die gemäß der Schaltungder 1a und gemäß 4a aufgebautsind.
    [0030] Inden 4a – 4c sindschematische Querschnitte von Speicherzellen eines erfindungsgemäßen Halbleiterspeichersdargestellt. Darin ist jeder Auswahltransistor T mit dem zugehörigen organischenSpeicherelement S übereinandergestapelt auf einem (nicht gezeigten) Substrat integriert und zwar so,dass der Auswahltransistor T in vertikaler Richtung über demzugeordneten Speicherelement S liegt. Sämtliche in den 4a – 4c dargestellten Ausführungsbeispielevon Speicherzellen eines erfindungsgemäßen integrierten Halbleiterspeichersenthalten einen in invers-koplanarer ("inverted co-planar") Anordnung integrierten AuswahltransistorT. Bei der inverskoplanaren Bauweise ist die organische Halbleiterschichtos des Auswahltransistors T oben liegend (oberhalb der Gateelektrode)angeordnet, das heißtinvers zum gewöhnlichenSiliziumfeldeffekttransistor, bei dem die Gateelektrode oben liegt, unddie Source- und Drainkontakte stehen in direktem Kontakt mit demGatedielektrikum GD (im Gegensatz zur versetzten "staggered" Ausführung, bei dersich die organische Halbleiterschicht os zwischen dem Gatedielektrikumund den Source- und Drainkontakten befindet. Die invers-koplanareAusführung istdie am häufigstenverwendete Bauweise fürorganische Transistoren; prinzipiell lassen sich aber alle in 1a – 1f dargestelltenSpeicherzellen auch mit organischen Auswahltransistoren in jederbeliebigen anderen Bauweise realisieren.
    [0031] 4a zeigtden schematischen Querschnitt eines ersten bevorzugten Ausführungsbeispielseiner erfindungsgemäßen Speicherzellein gestapelter Bauweise, die eine Schaltung gemäß 1a realisiert.Die unterste auf dem (nicht gezeigten) Substrat liegende Metallschicht(Metall 1) ist als Feldplatte FP ausgeführt und bildet gemäß der Schaltungsvariante der 1a gleichzeitigdie untere Elektrode des Speicherelements S. Oberhalb der die FeldplatteFP bildenden untersten Metalllage (Metall 1) liegt die aktive Schichtas des Speicherelements S. Eine obere Elektrode des SpeicherelementsS befindet sich in einer zweiten Metalllage (Metall 2) und ist durchein Zwischendielektrikum ZD von der Feldplatte FP (Metall 1) isoliert. Über deroberen Elektrode des Speicherelements S liegt ein FelddielektrikumFD zur Isolation zwischen Metall 2 und einer darüber liegenden Wortleitung WL (Metall3). Gemäß der in 1a gezeigtenSchaltung ist die Wortleitung WL mit der Gateelektrode des AuswahltransistorsT identisch. Über derWortleitung WL bzw. der Gateelektrode des Auswahltransistors T istein Gatedielektrikum GD gebildet. Der über dem Gatedielektrikum GDliegende Drainkontakt des Auswahltransistors T bildet gleichzeitigdie Bitleitung BL (Metall 4), währendder Sourcekontakt am rechten Rand der 4a mitder oberen Elektrode (Metall 2) des Speicherelements S in Kontaktsteht. Wie erwähnt,bildet die organische Halbleiterschicht os des AuswahltransistorsT, der in inverskoplanarer Ausführungintegriert ist, in 1 die oberste Schicht.
    [0032] DieQuerschnittsansicht gemäß 4b zeigt einzweites bevorzugtes Ausführungsbeispieleiner erfindungsgemäßen Speicherzelle,bei der ebenfalls der organische Auswahltransistor T über dasorganische Speicherelement S gestapelt integriert ist. Diese Speicherzellerealisiert die in 1b und 1c gezeigteSpeicherschaltung mit einer wahlweise parallel zur Wortleitung WLoder parallel zur Bitleitung BL geführten Digitleitung DL. DieDigitleitung DL bildet die unterste auf dem (nicht gezeigten) Substrat liegendeMetalllage (Metall 1) und gleichzeitig die untere Elektrode desSpeicherelements S. Wie schon bei dem Ausführungsbeispiel gemäß 4a steht dieobere Elektrode (Metall 2) des Speicherelements S mit dem Sourcekontaktdes Auswahltransistors T in Verbindung, während die Bitleitung BL (Metall4) gleichzeitig den Drainkontakt des Auswahltransistors T bildet.Auch bei dem in 4b veranschaulichten Ausführungsbeispielist der Auswahltransistor T in invers-koplanarer Bauweise ausgeführt, sodass die organische Halbleiterschicht os die oberste Schicht ist.
    [0033] 4c zeigtin schematischem Querschnitt ein drittes bevorzugtes Ausführungsbeispieleiner organischen Speicherzelle mit einem über einem organischen SpeicherelementS gestapelt integrierten organischen Auswahltransistor T. Die Anordnungder 4c realisiert die Schaltung gemäß 1e und 1f undzwar mit einer Digitleitung DL, die wahlweise parallel zur WortleitungWL oder parallel zur Bitleitung BL geführt ist. Ein Vergleich mit 4b zeigt,dass in der in 4c gezeigten dem dritten Ausführungsbeispielentsprechenden erfindungsgemäßen Speicherzelledie Bitleitung BL in der untersten Metalllage (Metall 1) und dieDigitleitung DL in der obersten Metalllage (Metall 4) liegt, dasheißtgegenüberdem zweiten Ausführungsbeispielgemäß 4b DigitleitungDL und Bitleitung BL in ihrer Lage einfach vertauscht sind.
    [0034] Auchbei dem in 4c gezeigten dritten Ausführungsbeispielist der Auswahltransistor T in invers-koplanarer Bauweise ausgeführt, sodass die organische Halbleiterschicht os die oberste Lage bildet.
    [0035] DieRealisierung der in 4a – 4c gezeigtenAusführungsbeispieleerfordert die Abscheidung und Strukturierung folgender funktioneller Schichtenauf dem (nicht gezeigten) Substrat, wobei die Reihenfolge dieserfunktionellen Schichten vom (nicht gezeigten) Substrat aus von untennach oben, das heißtin vertikaler Richtung geht: 1. Metall 1 (FeldplatteFP (4a) bzw. Digitleitung DL (4b) bzw.Bitleitung BL (4c) und untere Elektrode desSpeicherelements S); 2. Aktive Schicht as des Speicherelements S; 3. Zwischendielektrikum ZD (nur 4a) 4. Metall 2 (obere Elektrode des Speicherelements S); 5. Felddielektrikum FD (Isolation zwischen Metall 2 und darüber liegendenMetalllagen); 6. Metall 3 (Wortleitung WL und Gateelektrode des AuswahltransistorsT); 7. Gatedielektrikum GD (Isolation zwischen Gateelektrode undorganischer Halbleiterschicht os des Auswahltransistors T); 8. Metall 4 (Bitleitung BL und Source- bzw. Drainkontakte desAuswahltransistors T (4a und 4b) sowieDigitleitung DL bzw. Sourcekontakt des Auswahltransistors T ( 4c)); 9. Organische Halbleiterschicht os des Auswahltransistors T.
    [0036] AlsSubstrat sind zum Beispiel Glas, Polymerfolie, Metallfolie (überzogenmit einer Isolierschicht, Papier und andere Materialien) geeignet. Insbesondereist die Verwendung von Silizium als Substrat zwar möglich abernicht notwendig. Die Schichten: "Metall-1", "Metall-2", "Metall-3" und "Metall-4" müssen metallischleitend sein, also durch Abscheidung anorganischer Metalle (zumBeispiel Aluminium, Kupfer, Titan, Gold), leitfähiger Oxide (zum Beispiel Indium-Zinnoxid)oder leitfähigerPolymere (zum Beispiel Polyanilin) erzeugt werden. Das GatedielektrikumGD, das Zwischendielektrikum ZD und das Felddielektrikum FD müssen guteIsolatoreigenschaften aufweisen; hierfür sind sowohl anorganischeIsolatoren, wie zum Beispiel Siliziumoxid und Aluminiumoxid aberinsbesondere auch isolierende Polymere, wie zum Beispiel Polyvinylphenolgeeignet. Als organische Halbleiterschicht os für den Auswahltransistor kommeneine Reihe von Materialien in Frage, insbesondere Pentazen, diverseOligothiophene und Polythi ophen. Für die Ausführung der aktiven Schicht asdes Speicherelements werden zur Zeit eine Reihe von Ansätzen sowohlfür kapazitive alsauch fürresistive Speichereffekte diskutiert.
    [0037] 5 zeigtin schematischer Layoutansicht ein aus erfindungsgemäßen Speicherzellen(Speicherelementen S11, S12, S13 und darüber gestapelten AuswahltransistorenT11, T12, T13) gemäß der in 1a gezeigtenSchaltung und dem in 4a dargestellten Ausführungsbeispielbestehendes Zellenfeld. Das Zellenfeld ist vereinfachend in dreiZeilen und drei Spalten organisiert, die jeweils durch drei BitleitungenBL1, BL2, BL3 und drei Wortleitungen WL1, WL2 und WL3 definiertsind. Der besseren Übersichthalber sind Feldplatte, Felddielektrikum, Zwischendielektrikum undGatedielektrikum in 5 nicht gezeigt.
    [0038] Nachfolgendwird ein Ausführungsbeispiel einesVerfahrens zur Herstellung eines erfindungsgemäßen Halbleiterspeichers, d.h. seines Zellenfeldes beschrieben.
    [0039] Gemäß dem inden 4a und 5 dargestellten Ausführungsbeispielwird fürjede zu strukturierende funktionelle Schicht eine Chrommaske angefertigt,die die Strukturierung der abgeschiedenen Schichten mittels fotolithografischerProzesse erlaubt. Auf ein beispielsweise Glassubstrat wird mittelsthermischen Verdampfens eine etwa 30 nm dicke Schicht Aluminiumaufgebracht, die mittels Fotolithografie und nasschemischem Ätzen inwässrigerKaliumhydroxidlösungstrukturiert wird, um die erste Metalllage (Metall 1; Feldplatte,untere Elektrode des Speicherelements) zu definieren. In einem zweiten Schrittwird die aktive Schicht as des Speicherelements S (zum Beispielein Polymer, das durch ein gezielt veränderbaren elektrischen Widerstandgekennzeichnet ist) abgeschieden und strukturiert. Anschließend wirddas Zwischendielektrikum ZD abgeschieden und strukturiert. Mittelsthermischen Verdampfens wird im Anschluss eine etwa 30 nm dicke SchichtTitan aufgebracht, die mittels Fotolithografie und nasschemischem Ätzen inwässrigerFluorwasserstofflösungstrukturiert wird, um die zweite Metalllage (Metall 2; obere Elektrodedes Speicherelements) zu definieren. Um das Felddielektrikum FDzu erzeugen, wird aus einem geeigneten organischen Lösungsmittel(zum Beispiel Propylen-Glykol-Monomethyl-Ether-Acetat PGMEA) eineetwa 300 nm dicke Schicht Polyvinylphenol aufgeschleudert, thermisch(bei etwa 200°C)vernetzt und mittels Fotolithografie und Ätzen in einem Sauerstoffplasmastrukturiert. Im nächstenSchritt wird mittels thermischen Verdampfens eine etwa 30 nm dickeSchicht Aluminium aufgebracht, die mittels Fotolithografie und nasschemischem Ätzen inwässrigerKaliumhydroxidlösungstrukturiert wird, um die dritte Metalllage (Metall 3; Gateelektrodedes Auswahltransistors, Wortleitung WL) zu definieren. Nachfolgendwird das Gatedielektrikum GD definiert, zum Beispiel durch Aufschleudernund fotolithografisches Strukturieren einer etwa 100 nm dicken SchichtPolyvinylphenol oder durch Aufbringen einer etwa 3 nm dicken, elektrisch isolierenden,molekularen selbstorganisierenden Monolage ("self assembling mono layer" SAM). Im nächsten Schrittwird eine etwa 30 nm dicke Schicht Gold aufgedampft und mittelsFotolithografie und nasschemischem Ätzen die vierte Metalllage(Metall 4; Source- und Drainkontakte des Auswahltransistors T, BitleitungBL) definiert. Als organische Halbleiterschicht os des Auswahltransistorswird anschließend eine30 nm dicke Schicht Pentazen aufgedampft und mittels Fotolithografie(unter Zuhilfenahme eines wasserlöslichen Fotolacks) und Plasmaätzen strukturiert.
    [0040] Zusammengefasstgibt die Erfindung einen Halbleiterspeicher an, bei dem ein organischerAuswahltransistors, das heißtein Feldeffekttransistor mit einer organischen Halbleiterschicht über einemorganisches Speicherelement, das heißt eine zwischen zwei Elektrodenangeordnete organisch aktive Schicht mit wahlweise kapazitivem oderresistivem elektrischem Speicherverhalten unter Bildung einer gestapeltenSpeicherzelle auf einem beliebigen Substrat, welches nicht aus Siliziumbestehen muss, integriert wird. Das Speicherelement kann wahlweise einkapazitives, resistives, oder auf einem anderen physikalischen Konzeptberuhenden Speicherelement, insbesondere ein nichtflüchtigesSpeicherelement sein. Diese erfindungsgemäße gestapelte Anordnung bringtgegenübereiner Anordnung, bei der Auswahltransistor und Speicherelement nebeneinanderintegriert sind, den Vorteil einer erheblichen Platzersparnis. Beider Integration könnenvorteilhafterweise die Gateelektrode des Auswahltransistors als Wortleitungund der Drain- bzw. Sourcekontakt des Auswahltransistors bzw. dieElektroden des Speicherelements entweder als Bitleitung, als Digitleitung oderals Feldplatte ausgeführtwerden.
    as aktiveSchicht des Speicherelements os organischeSchicht des Auswahltransistors BL,BL0 – BLm Bitleitungen DL,DL0 – DLm Digitleitungen WL,WL0 – WLm Wortleitungen S,S11, S12, S13, S01, S02, S03 – S0mSpeicherelemente T,T11,T12,T13, T01 – TOmAuswahltransistoren GD Gatedielektrikum FD Felddielektrikum FP Feldplatte ZD Zwischendielektrikum
    权利要求:
    Claims (12)
    [1] Integrierter Halbleiterspeicher mit einem Zellenfeldaus einer Vielzahl von in Zeilen (0-n) und Spalten (0-m) auf einemSubstrat angeordneten Speicherzellen, die jeweils ein Speicherelement (S11,S12, S13) mit zwei Elektroden und einen zugehörigen Auswahltransistor (T11,T12, T13) aufweisen, wobei die Steuerelektroden der Auswahltransistorender einzelnen Zeilen durch in Zeilenrichtung (x) laufende Wortleitungen(WL0, WL1, WL2) und eine gesteuerte Elektrode der Auswahltransistorender einzelnen Spalten entweder mit einer in Spaltenrichtung (y)laufenden Bitleitung (BL1, BL2, BL3) oder mit einer Digitleitung(DL1, DL2, DL3) oder mit einer Feldplatte (FP) verbunden ist undeine Elektrode jedes Speicherelements (S11, S12, S13) mit der anderengesteuerten Elektrode des zugehörigenAuswahltransistors (T11, T12, T13) und die andere Elektrode jedesSpeicherelements entweder mit einer Bitleitung (BL1, BL2, BL3) einerDigitleitung (DL1, DL2, DL3) oder einer Feldplatte (FP) verbundenist, dadurch gekennzeichnet , dass jede Speicherzelle (S11, S12,S13) ein organisches Speicherelement (S) mit einer zwischen denzwei Elektroden angeordneten organischen aktiven Schicht (as) undeinen aus einem Feldeffekttransistor (T) mit einer organischen Halbleiterschicht(os) bestehenden Auswahltransistor (T11, T12, T13) aufweist undjeder Auswahltransistor (T11, T12, T13) und das zugeordnete Speicherelement(S11, S12, S13) auf dem Substrat übereinander gestapelt sind.
    [2] Integrierter Halbleiterspeicher nach Anspruch 1,dadurch gekennzeichnet, dass das Substrat kein Siliziumsubstratist.
    [3] Integrierter Halbleiterspeicher nach Anspruch 1 oder2, dadurch gekennzeichnet, dass jeder Auswahltransistor (T11, T12,T13) in vertikaler Richtung überdem zugeordneten Speicherelement (S11, S12, S13) liegt.
    [4] Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis3, dadurch gekennzeichnet, dass das Substrat aus Glas besteht.
    [5] Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis3, dadurch gekennzeichnet, dass das Substrat eine Polymerfolie aufweist.
    [6] Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis3, dadurch gekennzeichnet, dass das Substrat eine mit einer Isolierschicht überzogene Metallfolieist.
    [7] Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis3, dadurch gekennzeichnet, dass das Substrat aus Papier besteht.
    [8] Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis7, dadurch gekennzeichnet, dass die Auswahltransistoren (T11, T12,T13) in invers-koplanarer Anordnung integriert sind, bei der dieorganische Halbleiterschicht (os) jedes Auswahltransistors oberhalbseiner Gateelektrode angeordnet ist und sein Source- und Drainkontaktin direktem Kontakt mit dem Gatedielektrikum steht.
    [9] Integrierter Halbleiterspeicher nach einem der vorangehendenAnsprüche,dadurch gekennzeichnet, dass der Drainkontakt des Auswahltransistors (T)an der Bitleitung (BL) und das Speicherelement (S) zwischen demSourcekontakt des Auswahltransistors (T) und einer Feldplatte (FP)liegt.
    [10] Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis8, dadurch gekennzeichnet, dass der Drainkontakt des Auswahltransistors(T) an der Bitleitung (BL) und das Speicherelement (S) zwischendem Sourcekontakt des Auswahltransistors (T) und der Digitleitung(DL) liegt.
    [11] Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis8, dadurch gekennzeichnet, dass der Sourcekontakt des Auswahltransistorsan der Digitleitung (DL) und das Speicherelement zwischen dem Drainkontaktdes Auswahltransistors und der Bitleitung (BL) liegt, wobei dieDigitleitung (DL) parallel zur Wortleitung (WL) verläuft.
    [12] Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis8, dadurch gekennzeichnet, dass der Sourcekontakt des Auswahltransistors(T) an der Digitleitung (DL) und das Speicherelement (S) zwischendem Drainkontakt des Auswahltransistors (T) und der Bitleitung (BL)liegt, wobei die Digitleitung (DL) parallel zur Bitleitung (BL)verläuft.
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    同族专利:
    公开号 | 公开日
    DE102004025675B4|2008-02-14|
    WO2005117025A1|2005-12-08|
    US20080099756A1|2008-05-01|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2005-12-22| OP8| Request for examination as to paragraph 44 patent law|
    2007-11-08| 8127| New person/name/address of the applicant|Owner name: QIMONDA AG, 81739 MUENCHEN, DE |
    2008-08-07| 8364| No opposition during term of opposition|
    2010-03-25| 8339| Ceased/non-payment of the annual fee|
    优先权:
    申请号 | 申请日 | 专利标题
    DE200410025675|DE102004025675B4|2004-05-26|2004-05-26|Integrierter Halbleiterspeicher mit organischem Auswahltransistor|DE200410025675| DE102004025675B4|2004-05-26|2004-05-26|Integrierter Halbleiterspeicher mit organischem Auswahltransistor|
    PCT/DE2005/000927| WO2005117025A1|2004-05-26|2005-05-20|Integrierter halbleiterspeicher mit organischem auswahltransistor|
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